麻省理工學(xué)院的研究人員提出了一種新的解決方案，旨在解決現(xiàn)代計(jì)算中最棘手的效率問(wèn)題之一：邏輯電路和存儲(chǔ)器之間數(shù)據(jù)傳輸所消耗的能量。該團(tuán)隊(duì)最近發(fā)現(xiàn)，通過(guò)在傳統(tǒng)CMOS芯片的后端工藝（BEOL）中添加額外的有源器件層，可以將通常用于布線的區(qū)域變成一個(gè)可以同時(shí)容納邏輯晶體管和存儲(chǔ)器晶體管的堆疊結(jié)構(gòu)。

研究人員在 IEEE IEDM 上發(fā)表了兩篇相關(guān)論文，分別以BEOL 氧化銦晶體管和BEOL 納米級(jí)鐵電存儲(chǔ)器件為中心。

題的根源在于架構(gòu)層面的開(kāi)銷，這種開(kāi)銷在數(shù)據(jù)中心的功耗預(yù)算和邊緣設(shè)備中都反復(fù)出現(xiàn)。由于邏輯和內(nèi)存通常是不同的結(jié)構(gòu)，因此每個(gè)依賴于存儲(chǔ)狀態(tài)的計(jì)算步驟都會(huì)迫使數(shù)據(jù)跨越互連和封裝邊界。

這種移動(dòng)會(huì)消耗能源和時(shí)間，而且隨著工作負(fù)載越來(lái)越以數(shù)據(jù)為中心，例如深度學(xué)習(xí)和計(jì)算機(jī)視覺(jué)流程，這種消耗會(huì)更加顯著。麻省理工學(xué)院的目標(biāo)是通過(guò)將更多功能元件緊密排列在一個(gè)緊湊的垂直堆棧中來(lái)減少這種往返操作。

3D堆疊技術(shù)并非新技術(shù)，但將單片堆疊直接應(yīng)用于已完成的邏輯電路會(huì)受到溫度的限制。標(biāo)準(zhǔn)的硅器件制造工藝通常需要一定的熱預(yù)算，這可能會(huì)損壞先前構(gòu)建的晶體管和金屬層。麻省理工學(xué)院團(tuán)隊(duì)的核心策略是避免“預(yù)先”構(gòu)建新的硅器件，而是在芯片后端（傳統(tǒng)上導(dǎo)線和金屬鍵合所在的位置）添加有源層。

這種“翻轉(zhuǎn)”至關(guān)重要，因?yàn)樗鼘⒑蠖斯に嚕˙EOL）轉(zhuǎn)化為額外的器件空間，而無(wú)需底層CMOS工藝承受額外的高溫前端工藝。它還縮短了計(jì)算、嵌入式存儲(chǔ)器和互連之間的物理路徑，從而避免了傳統(tǒng)布局中能量的浪費(fèi)。

麻省理工學(xué)院提出的架構(gòu)是一種垂直集成的器件堆疊結(jié)構(gòu)，它制造在現(xiàn)有電路的后端，并在已完成的CMOS工藝之上增加了有源晶體管層和存儲(chǔ)元件。該堆疊結(jié)構(gòu)中的關(guān)鍵器件是帶有非晶氧化銦溝道層的BEOL晶體管。由于氧化銦的特性，該團(tuán)隊(duì)表示能夠在約150°C的溫度下“生長(zhǎng)”出極薄的氧化銦層，該溫度足夠低，不會(huì)損壞其下方的電路。

材料控制是該器件制造工藝面臨的主要挑戰(zhàn)。根據(jù)他們的工藝描述，氧化銦薄膜的厚度僅約為2納米，其性能取決于缺陷控制。氧空位有助于溝道導(dǎo)電，但過(guò)多的空位會(huì)降低開(kāi)關(guān)性能。該團(tuán)隊(duì)表示，他們優(yōu)化了制造工藝，最大限度地減少了缺陷，使得最終器件能夠“快速且干凈地”切換，從而降低了晶體管開(kāi)關(guān)所需的額外能量。

除了邏輯型BEOL器件外，研究人員還展示了通過(guò)集成鐵電鉿鋯氧化物（HZO）層而實(shí)現(xiàn)的集成存儲(chǔ)器BEOL晶體管。這是一種實(shí)用的材料選擇，因?yàn)榛谘趸x的鐵電材料在CMOS兼容的存儲(chǔ)器和計(jì)算概念中已備受關(guān)注。所報(bào)道的器件尺寸約為20納米，開(kāi)關(guān)速度達(dá)到10納秒，達(dá)到了該團(tuán)隊(duì)的測(cè)量極限，同時(shí)其工作電壓低于同類器件。

最終成果是一個(gè)可堆疊平臺(tái)，而非單個(gè)器件演示。其中一篇論文重點(diǎn)研究增強(qiáng)型后端工藝（BEOL）氧化銦場(chǎng)效應(yīng)晶體管及其建模，另一篇?jiǎng)t著眼于后端工藝納米級(jí)鐵電場(chǎng)效應(yīng)晶體管的鐵電開(kāi)關(guān)動(dòng)力學(xué)。麻省理工學(xué)院還提到與滑鐵盧大學(xué)在性能建模方面的合作，這一步驟通常在從獨(dú)立器件過(guò)渡到電路級(jí)集成時(shí)至關(guān)重要。

麻省理工學(xué)院的研究并非用氧化物電子器件取代先進(jìn)節(jié)點(diǎn)硅器件，而是在現(xiàn)有芯片主要用于布線的區(qū)域添加新的功能層。他們利用這種垂直整合降低了以數(shù)據(jù)為中心的計(jì)算能耗。最直接的受益者是那些內(nèi)存流量占主導(dǎo)地位的工作負(fù)載，包括人工智能推理、深度學(xué)習(xí)以及需要反復(fù)傳輸激活值和權(quán)重的視覺(jué)任務(wù)。

此外，從架構(gòu)角度來(lái)看，后端工藝（BEOL）中的存儲(chǔ)晶體管能夠?qū)崿F(xiàn)存儲(chǔ)和計(jì)算之間更緊密的耦合，從而支持內(nèi)存內(nèi)和近內(nèi)存計(jì)算方案。特別是鐵電器件，常被用于高密度非易失性存儲(chǔ)以及支持神經(jīng)形態(tài)操作的模擬或多級(jí)行為。麻省理工學(xué)院強(qiáng)調(diào)，將鐵電存儲(chǔ)晶體管縮小到納米級(jí)尺寸，為研究團(tuán)隊(duì)提供了一個(gè)平臺(tái)，用于研究單個(gè)鐵電單元的物理特性，這可能會(huì)影響未來(lái)存儲(chǔ)和計(jì)算單元的設(shè)計(jì)。

短期來(lái)看，這項(xiàng)工作在工具和材料方面具有里程碑式的意義，它提供了一種低溫、可控缺陷的工藝，可以在成品芯片的后端放置有源晶體管和存儲(chǔ)元件，而不會(huì)破壞現(xiàn)有元件。麻省理工學(xué)院的下一步計(jì)劃是將后端存儲(chǔ)晶體管集成到單個(gè)電路中，并在提高器件性能的同時(shí)，進(jìn)一步優(yōu)化對(duì)鐵電層特性的控制。

麻省理工學(xué)院的研究人員開(kāi)發(fā)了一種新的制造方法，該方法通過(guò)將多個(gè)功能組件堆疊在一個(gè)現(xiàn)有電路上，可以生產(chǎn)出更節(jié)能的電子產(chǎn)品。

在傳統(tǒng)電路中，執(zhí)行計(jì)算的邏輯器件（如晶體管）和存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器件是作為單獨(dú)的組件構(gòu)建的，這迫使數(shù)據(jù)在它們之間來(lái)回傳輸，從而浪費(fèi)能量。

這種新型電子集成平臺(tái)使科學(xué)家能夠在半導(dǎo)體芯片上將晶體管和存儲(chǔ)器件集成到一個(gè)緊湊的結(jié)構(gòu)中。這不僅大大減少了能源浪費(fèi)，還提高了計(jì)算速度。

這項(xiàng)突破的關(guān)鍵在于開(kāi)發(fā)出一種具有獨(dú)特性能的新型材料，以及一種更精確的制造方法，該方法減少了材料中的缺陷數(shù)量。這使得研究人員能夠制造出具有內(nèi)置存儲(chǔ)器的超小型晶體管，其運(yùn)行速度比現(xiàn)有最先進(jìn)的器件更快，而功耗卻低于同類晶體管。

通過(guò)提高電子設(shè)備的能源效率，這種新方法可以幫助減少日益增長(zhǎng)的計(jì)算電力消耗，特別是對(duì)于生成式人工智能、深度學(xué)習(xí)和計(jì)算機(jī)視覺(jué)任務(wù)等高要求應(yīng)用而言。

“我們必須盡可能減少未來(lái)人工智能和其他以數(shù)據(jù)為中心的計(jì)算所消耗的能源，因?yàn)檫@根本不可持續(xù)。我們需要像這種集成平臺(tái)一樣的新技術(shù)來(lái)繼續(xù)推進(jìn)這一進(jìn)程，”麻省理工學(xué)院博士后、兩篇關(guān)于這些新型晶體管論文的第一作者邵彥杰說(shuō)道。

這項(xiàng)新技術(shù)在兩篇 論文（其中一篇為特邀論文）中進(jìn)行了描述，這兩篇論文已在IEEE國(guó)際電子器件會(huì)議上發(fā)表。與邵共同撰寫論文的資深作者包括：麻省理工學(xué)院電子工程與計(jì)算機(jī)科學(xué)系（EECS）唐納工程學(xué)教授赫蘇斯·德?tīng)枴ぐ⒗?；麻省理工學(xué)院電子工程與計(jì)算機(jī)科學(xué)系雷和瑪麗亞·斯塔塔教授迪米特里·安東尼阿迪斯；以及來(lái)自麻省理工學(xué)院、滑鐵盧大學(xué)和三星電子的其他研究人員。

標(biāo)準(zhǔn)的 CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）芯片通常有一個(gè)前端，用于制造晶體管和電容器等有源元件；還有一個(gè)后端，包括稱為互連線的導(dǎo)線和其他金屬鍵，用于連接芯片的各個(gè)組件。

但數(shù)據(jù)在這些鍵之間傳輸時(shí)會(huì)損失一些能量，輕微的錯(cuò)位也會(huì)影響性能。堆疊有源元件可以縮短數(shù)據(jù)傳輸距離，從而提高芯片的能效。

通常情況下，很難在 CMOS 芯片上堆疊硅晶體管，因?yàn)樵谇岸酥圃祛~外器件所需的高溫會(huì)破壞下面的現(xiàn)有晶體管。

麻省理工學(xué)院的研究人員反其道而行之，開(kāi)發(fā)了一種集成技術(shù)，將有源元件堆疊在芯片的后端。

邵解釋說(shuō)：“如果我們能夠利用這個(gè)后端平臺(tái)，不僅添加互連，還要添加額外的晶體管有源層，這將大大提高芯片的集成密度，并提高其能源效率。”

研究人員使用了一種新型材料——非晶態(tài)氧化銦——作為后端晶體管的有源溝道層，從而實(shí)現(xiàn)了這一目標(biāo)。有源溝道層是晶體管發(fā)揮其核心功能的地方。

由于氧化銦具有獨(dú)特的性質(zhì)，他們可以在現(xiàn)有電路的后端，在僅約 150 攝氏度的溫度下“生長(zhǎng)”一層極薄的氧化銦層，而不會(huì)損壞前端的設(shè)備。

他們精心優(yōu)化了制造工藝，最大限度地減少了厚度僅約 2 納米的氧化銦材料層中的缺陷數(shù)量。

晶體管導(dǎo)通需要少量缺陷，即氧空位，但缺陷過(guò)多則會(huì)導(dǎo)致晶體管無(wú)法正常工作。這種優(yōu)化的制造工藝使研究人員能夠生產(chǎn)出極其微小的晶體管，該晶體管工作迅速且無(wú)缺陷，從而大大減少了晶體管在關(guān)斷和導(dǎo)通之間切換所需的額外能量。

基于這種方法，他們還制造出了尺寸僅約20納米的集成存儲(chǔ)器后端晶體管。為此，他們添加了一層名為鐵電氧化鉿鋯的材料作為存儲(chǔ)元件。

這些小型存儲(chǔ)晶體管的開(kāi)關(guān)速度僅為10納秒，達(dá)到了研究團(tuán)隊(duì)測(cè)量?jī)x器的極限。此外，這種開(kāi)關(guān)速度所需的電壓也遠(yuǎn)低于同類器件，從而降低了功耗。

由于存儲(chǔ)晶體管非常小，研究人員可以利用它們作為平臺(tái)來(lái)研究鐵電氧化鉿鋯單個(gè)單元的基本物理特性。

邵教授表示：“如果我們能更好地理解這種材料的物理特性，就能將其應(yīng)用于許多新的領(lǐng)域。它所需的能量非常少，而且在器件設(shè)計(jì)方面給了我們很大的靈活性。它真的有可能為未來(lái)開(kāi)辟許多新的道路?！?/span>

研究人員還與滑鐵盧大學(xué)的一個(gè)團(tuán)隊(duì)合作，開(kāi)發(fā)了后端晶體管的性能模型，這是將這些器件集成到更大的電路和電子系統(tǒng)之前的重要一步。

未來(lái)，他們希望在這些演示的基礎(chǔ)上，將后端存儲(chǔ)晶體管集成到單個(gè)電路中。他們還希望提高晶體管的性能，并研究如何更精確地控制鐵電氧化鉿鋯的特性。

“現(xiàn)在，我們可以在芯片后端構(gòu)建一個(gè)多功能電子平臺(tái)，從而在非常小的設(shè)備中實(shí)現(xiàn)高能效和多種不同的功能。我們擁有良好的設(shè)備架構(gòu)和材料，但我們需要不斷創(chuàng)新，以探索性能的極限，”邵說(shuō)道。

這項(xiàng)工作部分由半導(dǎo)體研究公司（SRC）和英特爾公司資助。制造工作在麻省理工學(xué)院微系統(tǒng)技術(shù)實(shí)驗(yàn)室和麻省理工學(xué)院納米技術(shù)中心完成。